阴埠若隐若现
2024-10-12 22:09:19
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众所周知，由于AMD历代采用了CCD+IOD设计，导致核心阴埠若隐若现之间延迟较高，在目前最新的锐龙9000系列上，核心延迟的问题进一步加剧，最高延迟可达200纳秒。这一问题随着AMD推送1.2.0.2微码更新得以解决。
据海外硬件博主爆料，在使用ROG CROSSHAIR X670 GENE主板进行测试，与1.2.0.1版本微码对比，更新1.2.0.2版本后，锐龙9000阴埠若隐若现核心延迟从180纳秒降低至75纳秒，降低多达100纳秒左右，幅度高达58%。并且，基准测试性能也略有提升，CineBench R23多核跑分提高600分，对于此刮痧级提升有人认为只是显示不精准。
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